【硬體架構】深入淺出 MCU 電力調配官：全面看懂低壓降穩壓器 (LDO)

【硬體架構】深入淺出 MCU 電力調配官：全面看懂低壓降穩壓器 (LDO)

CORE PRINCIPLE // 核心工作原理

一、 LDO 的核心工作原理

在微控制器（MCU）與物聯網（IoT）的晶片硬體架構中，LDO (Low Dropout Regulator, 低壓降穩壓器) 扮演著「首席電力調配官」的角色。它負責將外部不夠穩定或過高的輸入電壓，轉換成微控制器內部核心（Core）或精密周邊元件所需的高品質、穩定的低電壓。

要理解 LDO，最直覺的方式是透過它的核心工作公式：

輸出電壓 (Vout) = 輸入電壓 (Vin) - 壓降 (Vdropout)

其中，Vdropout（壓降） 是決定一顆穩壓器能不能被稱為「LDO」的核心指標。

1. 什麼是 Vdropout？

您可以把它想像成元件為了穩壓所收取的「過路費」。LDO 內部本質上是一個可以動態調整電阻值的電子零件（如 MOSFET），當電流流過它時，一定會消耗掉一部份的電壓。這個被消耗掉的最小電位差，就是 Vdropout。

2. 決定輸入電壓的最低下限

將公式移項後，可以得到 LDO 能夠正常工作的「最低門檻條件」：

Vin ≥ Vout + Vdropout

也就是說：輸入電壓（Vin）必須大於或等於「目標輸出電壓（Vout）加上這顆 LDO 固定的壓降門檻（Vdropout）」，LDO 才能發揮穩壓功能。

• 傳統線性穩壓器（如 7805）： Vdropout 高達 2.0V ~ 3.0V。想得到 5V 輸出，輸入至少要 7V 以上，白白浪費許多電能。
• 低壓降穩壓器（LDO）： 改良架構後，將過路費降到極低，現代 LDO 的 Vdropout 通常只有 0.1V ~ 0.3V（甚至幾十 mV），大幅提升了電池利用率。

CASE ANALYSIS // 實例情境解析

二、 實例解析：LDO 的「穩壓天花板」

實驗條件： 假設選用一顆 LDO，其物理特性為 Vdropout = 0.3V，外部供電 Vin = 3V。

根據公式，Vout ≤ 3V - 0.3V = 2.7V。這代表這顆 LDO 的「工作能力天花板」是 2.7V。只要晶片規格定在 2.7V 以下，它都能完美穩壓；一旦超過，硬體就會罷工。

我們將這顆 LDO 放入三個不同出廠設定的晶片場景中觀察：

晶片出廠設定 Vout	工作狀態	最終輸出結果	說明
1.8V	正常工作	精準穩定在 1.8V	在 2.7V 以下。輸入電壓充足，外部有任何漣波雜訊都能被 LDO 完美過濾。
2.5V	正常工作	精準穩定在 2.5V	在 2.7V 以下。滿足最低門檻（2.5V + 0.3V = 2.8V ≤ 3V），完美穩壓。
2.8V	失控罷工	垮掉至約 2.7V 且不穩定	超過 2.7V 天花板。輸入電壓不夠扣除過路費。LDO 內部調整管完全導通（變成普通電阻），輸出隨輸入一起亂飄。

COMPONENTS COMPARISON // 技術架構對比

三、 LDO vs DC-DC：為什麼 MCU 需要它？

在 MCU 設計中，除了 LDO 之外，另一種常見的電力轉換元件是 DC-DC 步降轉換器（Buck Converter）。兩者特性互補：

• LDO 的優勢： 電路極其乾淨，沒有高頻切換雜訊，這對 MCU 內部的精密類比訊號（如 ADC 類比數位轉換器）至關重要；且電路極簡單，只需要外接濾波電容，成本低、佔用空間小。
• LDO 的劣勢： 效率較低。LDO 是靠「把多餘的壓差變成熱能」來降壓（功率消耗 P = (Vin - Vout) × I）。如果壓差過大，效率會崩塌。

💡 硬體工程師的策略： 當輸入與輸出壓差極大時，通常會先用效率高的 DC-DC 將電壓大步調降，後端再串接接力 LDO 進行二次濾波，兼顧「高效率」與「純淨電源」。

ADVANCED CALIBRATION // 進階晶片調校機制

四、 進階：軟體可調（DVFS）與製程校準（Trimming）

● 1. 軟體可調（DVFS）的本質：前端鋪好的軌道

前端設計師在矽晶圓上畫電路圖時，會設計一整排精密的電阻網路（電阻梯），並在每個節點接上電子開關。接著透過「暫存器（Register）」與數位電路連接：

• 當軟體寫入 00 → 導通 A 開關 → 輸出 1.0V (省電模式)
• 當軟體寫入 11 → 導通 D 開關 → 輸出 1.3V (高效能超頻模式)

這就是 DVFS（動態電壓頻率調整）。但軟體工程師必須明白，這並非「無限連續可調」，軟體只能在前端工程師預先鋪好的固定「硬體軌道」之間進行切換。

● 2. 製程校準（Trimming）：把高斯分佈拉回正軌

在半導體晶圓（Wafer）製造過程中，微觀的物理變異（Process Variation）會導致實體電阻產生隨機誤差。即使前端設計再完美，做出來的 LDO 輸出電壓還是會偏離目標值（例如本該輸出 1.20V，量產出來卻變成 1.24V）。

為了解決這個物理限制，前端設計時會布下 Trim（修調） 機關：

1. 晶圓測試（CP Testing）： 晶圓出廠前，測試機台的探針點下晶片，量測 LDO 的實際輸出。
2. 硬體燒錄修正（eFuse / Laser Trim）： 測試程式計算出偏差量後，送出高電流將特定的 eFuse（電子熔絲） 燒斷，或者以暫存方式將補償參數寫入 OTP（一次性可程式記憶體）。
3. 歸零正位： 熔絲斷開或參數載入後，迫使電流改走修正後的電阻路徑，將基準點精準地「修調」回標準的 1.20V。

💡 總結：在現代 MCU 中，LDO 先透過 CP 測試階段的 Trim 機制將製程誤差「校準歸零」，後續韌體開發時的「軟體可調（DVFS）」才有精準的基準點可以依循。這兩者的結合，展現了類比電路設計、半導體製造與後端量產測試之間完美的協同工藝。