【失效分析】MCU／Mixed-Signal IC 中 AVDD 已上電、VDD 未上電的風險解析
【失效分析】MCU／Mixed-Signal IC 中 AVDD 已上電、VDD 未上電的風險解析
一、 為什麼 AVDD 有電、VDD 沒電會有危險？
在 MCU、ADC、DAC、SoC 或其他混合訊號積體電路（Mixed-Signal IC）中，AVDD（類比電源）與 VDD（數位電源）雖然在系統設計上屬於不同的電源域（Power Domain），但在晶片內部並不是完全孤立的。
晶片內部為了實現訊號傳遞、靜電防護與製程共用，存在許多跨接的物理結構：
- 主動與保護元件： ESD 保護二極體（ESD Diode）、電源鉗位電路（Power Clamp）、準位轉換器（Level Shifter）、隔離單元（Isolation Cell）。
- 寄生與製程結構： MOSFET 的寄生體二極體（Body Diode）、矽基板（Substrate）、井結構（N-Well / P-Well）、防護環（Guard Ring）。
- 共用電路： 偏壓產生器（Bias Generator）、能隙參考電壓（Bandgap Reference）、上電復位電路（POR, Power-On Reset）。
核心觀念： AVDD 與 VDD 並非兩座完全獨立的孤島。當其中一個電源域已上電，而另一個仍為 0V（或浮空）時，這些內部路徑就會因為壓差而產生非預期的電流流動。
二、 關鍵的第一步：Back Power（反向供電）
很多工程師在探討這個問題時，常直覺地說「因為寄生二極體導通了」。更精確且完整的系統級描述應該是：反向供電（Back Powering / Back Drive）。
假設系統出現以下異常時序：AVDD = 3.3V, VDD = 0V
此時類比區塊（Analog Block）已有偏壓，而數位區塊（Digital Block）完全沒有供電。然而，類比與數位交界處的訊號線、ESD 保護元件或 Well 結構，會形成一條隱蔽的導通節點。
電流會從小訊號路徑或保護元件逆向灌入 VDD 電源軌，試圖把 VDD 「充電」拉高。這種非預期由輸出端或相鄰電源反向驅動電源軌的現象，即為 Back Powering。
三、 寄生與保護二極體的參與機制
以晶片最常見的 I/O 保護結構（或相鄰類比/數位單元的邊界）為例：
- 當相鄰類比電路（由 AVDD 供電）將某條內部分訊號線或 I/O 節點驅動至高電位（例如 3.3V），而此時 VDD = 0V。
- 這會導致 ESD 上拉二極體（D1）轉為正向偏壓而導通（順向導通電壓 VF ≈ 0.6V ∼ 0.8V）。
類似的物理機制也會發生在以下區塊的交界處：
- ADC 輸入端與 DAC 輸出端
- 模擬開關（Analog Switch）與比較器（Comparator）
- 運算放大器（Op Amp）的輸入/輸出級
最終，AVDD 的能量會透過這些二極體路徑，源源不絕地灌入 VDD 電源軌。
四、 連鎖反應與後果解析
異常時序發生後，會在晶片內部引發一系列不同程度的破壞鏈：
（一） 反向供電導致的系統異常（Back Power Effect）
最先觀察到的物理現象是 VDD 電源軌被異常拉高（例如被充至 0.5V ∼ 1.5V）。這種「半生不熟」的電壓會讓數位邏輯進入部分上電（Partial Power）的未知狀態：
- 邏輯混亂： 內部狀態機（State Machines）亂跳、暫存器與 SRAM 出現隨機錯誤資料。
- 控制失效： Flash 控制器異常，甚至導致內部振盪器（Internal Oscillation）在不穩定電壓下空轉，產生極大的漏電流（Leakage Current）。
- 無法復位： POR（上電復位）電路因電壓未達標或時序錯亂而失效，使 MCU 鎖死在無法 Reset 的未知狀態。
（二） 注入電流（Injection Current）
在 MCU 或 ADC 的規格書中，通常會定義絕對最大額定值中的注入電流（Injection Current，通常限制在 ±2mA 至 ±5mA 之間）。
- 當 AVDD 的電流強行通過 ESD 二極體灌入 VDD 時，這個電流就屬於注入電流。
- 一旦注入電流超過 Datasheet 規範，多餘的載子會在基板內擴散，導致局部發熱（Local Heating）與元件可靠度退化（Reliability Degradation）。
（三） 電氣過載損壞（EOS, Electrical Overstress）
釐清誤區： AVDD 有電、VDD 沒電的狀態不等於立刻發生 EOS。EOS 是物理損壞的結果。
當 AVDD 的電源供應能力（Source Capability）很強，且兩者壓差持續存在時，數十至數百 mA 的電流會持續流過晶片內部。原本 ESD 保護二極體只設計用來承受「極短時間（奈秒級）的靜電高壓」，無法承受長時間的連續大電流。持續的電流過載會導致：
- 金屬互連線（Metal Interconnect）因電流密度過高而熔斷。
- PN 接面（Junction）因熱累積而熔毀。
- 閘氧層（Gate Oxide）退化與永久漏電（Leakage）。
這時，Power Sequencing 的錯誤就正式演變成了 EOS 燒毀。
五、 為何容易誘發閂鎖效應（Latch-up）？
CMOS 製程在結構上天生就隱藏著寄生的 PNP 與 NPN 電晶體，它們相互連接會組合成一個寄生的矽控整流器（SCR, Silicon Controlled Rectifier）。
在正常供電順序下，這個 SCR 通道是關閉的（高阻抗）。然而，當 AVDD 先上電導致注入電流大量灌入基板、或造成基板/井電位偏移（Substrate/Well Potential Shift）時，這個寄生 SCR 就極易被觸發導通。
一旦 SCR 被觸發，VDD 與 GND 之間就會形成一條極低阻抗的異常通道（Low-Impedance Path）。此時即使 VDD 後續正常上電，幾百 mA 甚至數 A 的電流也會瞬間狂飆（即便外部電壓在正常範圍內）。
後果： 若系統電源沒有即時進行限流或斷電保護，暴增的電流會引發 Junction Burnout（接面燒毀）、Bond Wire（打線）熔斷、封裝碳化，導致 IC 永久性災難損壞。
現代晶片製程雖透過防護環（Guard Ring）、深 N 井（Deep N-Well）或 SOI（絕緣層上覆矽）技術來提高 Latch-up 的觸發門檻，但面對嚴重的時序錯誤，風險依舊存在。
六、 電源時序（Power Sequencing）在規格書中的體現
為了規避上述的失效鏈（Back Power → Injection Current → Latch-up / EOS），晶片廠商會在 Datasheet 中嚴格定義上電要求：
- 壓差限制（最常見）： 規定 VDD − VAVDD < 0.3V 或 AVDD ≤ VDD。一旦超過此壓差，即視為違反絕對最大額定值（Absolute Maximum Rating Violation）。
- 順序限制： 要求 VDD 必須先於 AVDD 上電（VDD First），或兩者必須透過硬體設計達到同步上電。
七、 業界常見的硬體防護與改善對策
● 對策 01：外部蕭特基二極體（Schottky Diode）防護
若在系統架構中，AVDD 確實有機會比 VDD 早一步上電，硬體工程師常會在兩者之間跨接一顆外部二極體。
- 機制： 外部蕭特基二極體的正向導通壓降較低（VF ≈ 0.2V ∼ 0.3V），而晶片內部的 ESD 二極體 VF ≈ 0.7V。
- 效果： 當 AVDD 先上電時，外部的蕭特基二極體會優先導通，將 AVDD − VDD 的壓差強行鉗位（Clamp）在 0.3V 以內，從而保護晶片內部的 ESD Cell 不用承受大電流。
- 注意： 此方法需依 Datasheet 建議設計，需評估是否會影響掉電（Power Down）時序或引入額外的漏電。
● 對策 02：電源時序控制器（PMIC / Sequencer）
在現代複雜的 SoC 或高精度 Mixed-Signal 系統中，單純靠 RC 延遲已經不夠安全。業界普遍採用專業的電源管理晶片：
- 利用 Power Sequencer（時序控制器） 或 Supervisor IC，嚴格控制 Core → I/O → Analog 的上電時序。
- 引入 Load Switch（負載開關），確保數位電源軌建立完畢並送出 Power Good 訊號後，才開啟類比電源軌的通道。
💡 總結：「AVDD 已上電、VDD 未上電」是混合訊號系統設計中必須杜絕的異常工況。其核心本質是壓差導致的反向供電與異常注入電流。雖然這個狀態不一定會「瞬間」燒毀 IC，但它會使晶片內部邏輯陷入不可控的未知狀態。隨著電流隨時間累積或壓差擴大，便會觸發 EOS（熱過載損壞） 或引發致命的 Latch-up（閂鎖效應）。嚴格遵循 Datasheet 的 Power Sequencing 與壓差規範，是確保系統高可靠度的不二法門。
留言
張貼留言